(19)国家知识产权局 (12)发明 专利申请 (10)申请公布号 (43)申请公布日 (21)申请 号 202210447605.X (22)申请日 2022.04.26 (71)申请人 邱亮 地址 210018 江苏省南京市玄武区四牌楼 2 号 申请人 彭滟 (72)发明人 邱亮　彭滟　 (74)专利代理 机构 上海邦德专利代理事务所 (普通合伙) 31312 专利代理师 刘旭章 (51)Int.Cl. G01N 21/66(2006.01) G01N 21/95(2006.01) G01N 21/01(2006.01) H03L 7/18(2006.01)H03M 1/12(2006.01) (54)发明名称 一种用于半导体缺陷检测的高速数字锁相 方法及系统 (57)摘要 本发明涉及信号检测技术领域， 具体涉及一 种用于半导体缺陷检测的高速数字锁相方法及 系统， 本发明通过时钟树结构生成多路时钟信 号， 并输出该多路时钟信号进行相位对齐， 同时 发送指令将使芯片内置的通用参考信号定时器 复位， 控制所有的时钟输出分频器同步对齐； 或 通过上位机软件设置生成确定数量的输出脉冲， 用作系统内部的参考信号脉冲。 本发 明相比于利 用锁相环时钟芯片产生信号的方案而言， 时钟树 结构具有更低的相位噪声， 时钟抖动更小。 将其 应用在时间交替并行ADC采样结构中， 能有效保 证数据采集系统的有效位数和动态范围， 本发明 具有更好的频谱宽度和更高的信噪比， 性能优 异， 实现了对高速 宽带信号的高精度测量。 权利要求书1页 说明书5页 附图5页 CN 114839182 A 2022.08.02 CN 114839182 A 1.一种用于半导体缺陷检测的高速数字锁相方法， 其特征在于， 所述方法通过时钟树 结构生成多路时钟信号， 并输出该多路时钟信号进行相位对齐， 同时发送指令将使芯片内 置的通用参考信号定时器复位， 控制所有的时钟输出分频器同步对齐； 或通过上位机软件 设置生成确定数量的输出 脉冲， 用作系统内部的参 考信号脉冲。 2.根据权利要求1所述的一种用于半导体缺陷检测的高速数字锁相方法， 其特征在于， 其特征在于， 所述方法中， 时钟树结构包含时钟树树根和多级缓冲器， 用于 设置时钟信号输 出通道个数。 3.根据权利要求2所述的一种用于半导体缺陷检测的高速数字锁相方法， 其特征在于， 其特征在于， 所述方法中， 时钟树结构使用双环路整数N分频抖动衰减器HMC7044作为时钟 树的根， 以通过 上位机软件发送串行外设接口命令或同步请求脉冲对。 4.根据权利要求2所述的一种用于半导体缺陷检测的高速数字锁相方法， 其特征在于， 其特征在于， 所述方法中， 双环路整数N分频抖动衰减器HMC7044可通过上位机软件设置生 成确定数量的输出 脉冲， 用作系统内部的参 考信号脉冲， 以保证多个输出通道高精度同步。 5.根据权利要求1所述的一种用于半导体缺陷检测的高速数字锁相方法， 其特征在于， 其特征在于， 所述方法中， 时钟树结构用于实现抖动衰减功能、 内部压控振荡源和多个同步 管理功能。 6.根据权利要求1所述的一种用于半导体缺陷检测的高速数字锁相方法， 其特征在于， 其特征在于， 所述方法在时钟树结构中各级输出之 间的任何偏斜误差或在后 期制板中各输 出端线路长度不相等造成误差时， 通过时钟树结构在源头进行补偿。 7.根据权利要求1所述的一种用于半导体缺陷检测的高速数字锁相方法， 其特征在于， 其特征在于， 所述方法用于对多路ADC的采样时钟分别进行 稳频和严格锁相。 8.一种用于半导体缺陷检测的高速数字锁相系统， 其特征在于， 包括处理器以及存储 有执行指令的存储器， 其中， 所述处理器内设有时钟树结构， 当所述处理器执行所述存储器 存储的所述执 行指令时， 所述处 理器执行如权利要求1至7中任一所述的方法。权　利　要　求　书 1/1 页 2 CN 114839182 A 2一种用于半导体缺陷检测的高 速数字锁相方 法及系统 技术领域 [0001]本发明涉及信号检测技 术领域， 具体涉及一种超高速数字锁相方法及系统。 背景技术 [0002]锁相放大技术是一种基于相干解调原理的微弱信号检测技术。 通过给待测信号施 加一个载波参考信号作调制， 使载波参考信号携带待测信号的幅频特征， 然后在检测端利 用本征参考信号与待测载波信号的强相关性， 将携带有待测信号幅频特征的参考载波信号 进行相干解调， 从而将待测信号从强背景噪声中提取 出来。 [0003]1972年美国斯坦福公司研制出第一台商用级模拟锁相放大器， 信号输入带宽可达 101kHz， 动态范围120dB。 国内对于锁相放大技术的研 究起步比较晚， 中大科仪有限公司采 用FPGA与ARM平台架构开发 的OE2041型数字锁相放大器， 信 号最高输入带宽30MHz， 动态范 围100dB。 [0004]近日， 瑞士苏黎世公司利用超高速模数转换器(Analog ‑to‑digital converter， ADC)芯片研发的HLMI型锁相放大器将检测带宽提高到600MHz， 动态范围100dB， 成为世界上 迄今为止最快的商用数字锁相放大器。 [0005]在此设计中， 最大的优势是采用的单颗ADC芯片可以在保持高分辨率的前提下大 幅度提高采样率， 从而将锁相放大器信号处 理带宽提高到 600MHz。 [0006]相对传统模拟锁相放大技术， 数字锁相放大器性能取决于ADC系统的分辨率、 采样 率及本征噪声 特性， 这就需要基于数字量化保持等特征的数字锁相放大器具有更高的采样 率和分辨 率。 发明内容 [0007]针对现有技术的不足， 本发明公开了一种一种用于半导体缺陷检测的高速数字锁 相方法及系统， 用于解决现有技术中， 单纯提高AD C采样精度， 会降低采样速度， 从而降低系 统响应速度和带宽要求， 无法满足高速锁相的需求的问题； 单纯提高ADC采样速度， 会降低 采样精度， 从而降低系统检测的灵敏度和动态范围， 会严重影响锁相放大器从噪声中提取 信号的基本需求问题； 在超高速数字锁相系统中， 虽然可以采用时间交替并行模数转换结 构解决采样速率和采样精度的矛盾， 但系统极易受各通道采样时钟抖动的影响， 从而影响 系统的最终性能的问题。 [0008]本发明通过以下技 术方案予以实现： [0009]第一方面， 本发明提供了一种用于半导体缺陷检测的高速数字锁相方法， 所述方 法通过时钟树结构生成多路时钟信号， 并输出该多路时钟信号进行相位对齐， 同时发送指 令将使芯片 内置的通用参考信号定时器复位， 控制所有的时钟输出分频器同步对齐； 或通 过上位机软件设置生成确定数量的输出 脉冲， 用作系统内部的参 考信号脉冲。 [0010]更进一步的， 所述方法中， 时钟树结构包含时钟树树根和多级缓冲器， 用于设置时 钟信号输出通道个数。说　明　书 1/5 页 3 CN 114839182 A 3